台积电首次提及 1.4nm 工艺技术，2nm 工艺按计划 2025 年量产

CTOnews.com 12 月 14 日消息，台积电在近日举办的 IEEE 国际电子器件会议（IEDM）的小组研讨会上透露，其 1.4nm 级工艺制程研发已经全面展开。同时，台积电重申，2nm 级制程将按计划于 2025 年开始量产。

根据 SemiAnalysis 的 Dylan Patel 给出的幻灯片，台积电的 1.4nm 制程节点正式名称为 A14。CTOnews.com注意到，目前台积电尚未透露 A14 的量产时间和具体参数，但考虑到 N2 节点计划于 2025 年底量产，N2P 节点则定于 2026 年底量产，因此 A14 节点预计将在 2027-2028 年问世。

在技术方面，A14 节点不太可能采用垂直堆叠互补场效应晶体管（CFET）技术，不过台积电仍在探索这项技术。因此，A14 可能将像 N2 节点一样，依赖于台积电第二代或第三代环绕栅极场效应晶体管（GAAFET）技术。

N2 和 A14 等节点将需要系统级协同优化，才能真正发挥作用，并实现新的性能、功耗和功能水平。

尚不清楚台积电是否计划在 2027-2028 年时间段为 A14 制程采用 High-NA EUV 光刻技术，考虑到届时英特尔（以及可能其他芯片制造商）将采用和完善下一代数值孔径为 0.55 的 EUV 光刻机，台积电使用这些机器应该相当容易。然而，由于高数值孔径 EUV 光刻技术将掩膜尺寸减半，其使用将给芯片设计人员和制造商带来一些额外的挑战。

当然，从现在到 2027-2028 年，很多事情都可能会发生变化，因此不能做出太多的假设。但可以肯定的是，台积电的科学家和开发人员正在致力于下一代生产节点的研发。