大数据异步复位网络中同步和分配的挑战和解决方案是什么
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异步复位和同步时钟之间缺乏协调会导致设计出现故障。
在VLSI设计中，异步复位用于在上电后将同步电路复位成已知状态。在大规模的多时钟域设计中，这种问题会恶化。
除了同步（synchronization）问题之外，向设计中数百万个触发器分配（distribution）异步复位也具有挑战性，需要类似于CTS（时钟树综合）的技术。
Asynchronous reset challenges
同步复位需要有效时钟，可能会影响数据路径的时序。同步复位是确定性的，不会导致亚稳态。
异步复位不需要有效时钟，可以利用不影响数据路径时序的特殊触发器输入引脚。但是，异步复位可能导致触发器中的亚稳态。
在许多情况下，异步复位可以由同步复位替换，但在某些情况下，必须使用异步复位。比如说在上电时没有时钟或被门控以降低功耗，但需要为其外部接口提供已知状态。
在异步复位置位期间，可以忽略时钟和复位之间的时序，但异步复位释放必须与时钟同步。如果异步复位在时钟边沿释放可能导致亚稳态。
如上图所示为高电平有效的异步复位。复位在时间a处置位，并在确定的传播延迟TR-pd后影响触发器的输出Q，不关心此时时钟的状态。复位在时间b处释放，RST端口相对于时钟端口CLK必须满足恢复和移除时间（ recovery和removal timing），否则触发器会变为亚稳态，从而可能导致设计故障。这种情况类似于违反触发器数据端口D的建立和保持时间。
此外，对于大型设计，由于设计中不相等的导线长度、负载和IR drop和工艺偏差，复位和时钟分配网络（ reset and clock distribution networks ）的偏斜可能很大。在这种情况下，设计的不同部分可能在不同的时钟周期进行复位，从而没有实现预期的功能。
上图中，RESET在不同的时钟周期到达触发器Q0和Q1，导致触发器在不同的时钟周期进行复位和释放。
为避免上述问题，必须将异步复位的释放同步到目标时钟。传统的方案是在复位分配网络的根处使用复位同步器。如下图所示
如图a和图b所示，输入的异步复位RSTI信号通过组合逻辑连接到同步器输出RSTO。因此，RSTO的置位不依赖于时钟。
图a的同步器中，RSTI和RSTO都是高电平有效信号，而图b的同步器中，输入RSTI_N是低电平有效信号，RSTO是高电平有效。在RSTI的异步释放时，通过两级触发器（F0，F1）进行同步。然后，RSTO被同步释放。
复位同步器的操作如图e的波形图所示。在同步时，由于F0触发器可能存在亚稳态，复位释放的延迟可能会存在一个时钟周期的变化。同步器中采用的触发器数量应根据MTBF计算设置，由于RSTI速率非常低，在大多数情况下，两个触发器可以提供令人满意的MTBF。
图c和图d显示了异步复位同步器的另一种常见风格。采用了具有异步复位/置位端口的触发器，之前的同步器采用了没有RST / SET端口的简单D触发器。图c在RSTI置位时，无论时钟如何，同步器RSTO_N（低电平有效）的输出都会异步地变为有效。在RSTI释放时，触发器F0的D端口连接到VDD信号（"1"）。然而，F0可能变为亚稳态，因为F1的输入在第一个时钟边沿没有变化，F1不受亚稳态的影响。因此，使用双触发器同步器使常数"1"输入同步，从而导致RSTO_N的同步释放。
图c和图d的同步器可以在没有时钟的情况下工作，即时钟可以在RSTI释放之后出现。在RSTI释放之前，图a和图b同步器需要一个稳定的时钟在复位释放前初始化内部触发器。
图f是同步器触发器F1和目标应用触发器F2之间的复位路径。可以看出，由于两个触发器F1 F2都位于同一时钟域，因此路径TR应根据STA进行优化，即应短于时钟周期，并满足所有目的触发器（例如F2）的恢复和移除时间检查。
将复位分配网络延迟表示为TR，将时钟周期表示为TCLK，设计应满足以下表达式（忽略时钟偏差）：
TCLK >= TR+ TSU … （1）
显然，在以下情况下，复位分配网络的时序收敛具有挑战性：
大型复位分配网络。当时钟域内触发器的数量很大时，复位分配网络路径延时时间TR变大，可能大于单个时钟周期，因此违反了时序约束（1）。
高速的时钟频率。当采用快速时钟时，时钟周期TCLK变短，时序收敛（1）具有挑战性。
具有大量触发器并在高频下工作的高性能设计需要用于处理复位分配网络的特殊解决方案。根据表达式（1）的优化需要类似于时钟树合成（CTS， Clock Tree Synthesis ）的优化算法。
CTS和复位树综合之间的主要区别在于复位树综合缺少 low skew要求，只要满足约束（1）即可。
对于ASIC设计，这种方法由大量的大buffer组成。在FPGA设计中，则需要占用 global net资源。
复位树综合在复位切换期间需要额外的功耗。考虑到异步复位很少使用 - 通常在每次上电时使用一次。高扇出全局网络导致的功耗、面积、走线资源和EDA的run time都是不必要的代价。
为了满足高扇出网络的时序，综合工具倾向于复制路径中的源触发器，以减少复制后的触发器的扇出。虽然这种方法在功能上对于常规同步逻辑是正确的，但是当考虑异步复位网络时，可能导致功能故障和 降低异步复位网络的可靠性。
如上图所示，图a中对复位同步器进行复制。全局复位网络分为两个子网络，分别包含{F1，F2}和{F1d，F3}路径。
RSTI异步输入分别由两个不同的同步器同步，每个同步器产生随机延迟。因此，即使RSTI在两个同步器输入处同时改变，RSTO和RSTOd输出也可以相隔一个时钟周期，导致触发器F2和F3并非同步复位释放。
在多时钟域设计中，异步复位应分别被每个时钟域同步，如上图所示。由于不同的时钟域包含不同数量的触发器，因此它们的复位分配网络延迟不相等。
每个复位同步器都会产生额外的非确定性延迟，因此使整个多时钟域设计的同时复位释放变得不切实际。
可以定义复位释放顺序以确保正确的复位操作。例如，M2模块的复位在M1模块复位之后，然后M1开始向M2发送数据。
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